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/ EnigmA Amiga Run 1996 February / EnigmA AMIGA RUN 04 (1996)(G.R. Edizioni)(IT)[!][issue 1996-02][Skylink CD III].iso / earcd / hardware / 2mggns55.lha / ttmap50d_pal.pld < prev    next >
Text File  |  1993-08-20  |  7KB  |  153 lines
  1. Name       TTMAP;
  2. Partno     ;
  3. Date       8/9/92;
  4. Revision   12;
  5. Designer   Neil Coito;
  6. Company    Structured Applications & Designs, Inc.;
  7. Assembly   The Two Meg Agnus Project (TTMAP);
  8. Location   U9;
  9.  
  10.  
  11. /********************************************************************/
  12. /*                                                                  */
  13. /* Memory Selector  and Clock multiplexer for The Two Meg Agnus     */
  14. /* Project  (TTMAP)                                                 */
  15. /*                                                                  */
  16. /* This PAL is used to supply the *RAS, *CAS, and *RAMOE signals to */
  17. /* the RAM chips and specify which 512K chunk of memory the Two Meg */
  18. /* Agnus Project is using.                                          */
  19. /* This PAL also supplies the multiplexed clock signal to the 2 Meg */
  20. /* Agnus.                                                           */
  21. /*                                                                  */
  22. /********************************************************************/
  23. /*                                                                  */
  24. /*  Allowable Target Device Types:    PAL20L8                       */
  25. /*                                                                  */
  26. /********************************************************************/
  27.  
  28.  
  29. /********************************************************************/
  30. /*****************************  Inputs  *****************************/
  31. /********************************************************************/
  32.  
  33.  
  34. Pin 1        = MA9       ;      /* MULTIPLEXED ADDRESS LINE 9       */
  35.                                 /* FROM PIN 56 OF 2 MEG AGNUS       */
  36.  
  37. Pin 2        = !RAS      ;      /* ROW ADDRESS STROBE               */
  38.                                 /* FROM PIN 57 OF 2 MEG AGNUS       */
  39.  
  40. Pin 3        = !CASU     ;      /* COLUMN ADDRESS STROBE UPPER BYTE */
  41.                                 /* FROM PIN 55 OF 2 MEG AGNUS       */
  42.  
  43. Pin 4        = !CASL     ;      /* COLUMN ADDRESS STROBE LOWER BYTE */
  44.                                 /* FROM PIN 54 OF 2 MEG AGNUS       */
  45.  
  46. Pin 5        = C3        ;      /* CCKQ (C3)                        */
  47.                                 /* FROM PIN 39 OF 2 MEG AGNUS       */
  48.  
  49. Pin 6        = !CDAC     ;      /* !CDAC                            */
  50.                                 /* FROM PIN 37 OF 2 MEG AGNUS       */
  51.  
  52. Pin 7        = !BLIT     ;      /* !DBR (!BLIT)                     */
  53.                                 /* FROM PIN 20 OF 2 MEG AGNUS       */
  54.  
  55. Pin 8        = !WE       ;      /* WRITE ENABLE (ACTIVE LOW)        */
  56.                                 /* FROM PIN 21 OF 1 MEG AGNUS PLUG  */
  57.  
  58. Pin 9        = 28MHZ     ;      /* SYSTEM 28MHZ FROM MOTHER BOARD   */
  59.                                 /* FROM PIN 34 OF 1 MEG AGNUS PLUG  */
  60.  
  61. Pin 10       = !XCLKEN   ;      /* EXTERNAL CLOCK ENABLE            */
  62.                                 /* FROM PIN 36 OF 1 MEG AGNUS PLUG  */
  63.  
  64. Pin 11       = XCLK      ;      /* EXTERNAL CLOCK                   */
  65.                                 /* FROM PIN 35 OF 1 MEG AGNUS PLUG  */
  66.  
  67. Pin 14       = !IRAMOE   ;      /* *RAMOE INPUT FOR HOLD            */
  68.                                 /* FROM PIN 15 OF PAL               */
  69.  
  70. /*Pin 13       =           ;*/
  71.  
  72. /*Pin 23       =           ;*/
  73.  
  74.  
  75. /********************************************************************/
  76. /****************************  Outputs  *****************************/
  77. /********************************************************************/
  78.  
  79.  
  80. Pin 22       = CLKOUT    ;      /* MULTIPLEXED CLOCK OUTPUT         */
  81.                                 /* TO PIN 34 OF 2 MEG AGNUS         */
  82.  
  83. Pin 21       = !RAS0     ;      /* !RAS BANK 0                      */
  84.                                 /* TO PIN 57 OF 1 MEG AGNUS PLUG    */
  85.                                 /* AND PIN 1 OF RP3 ON TTMAP BOARD  */
  86.  
  87. Pin 20       = !RAS1     ;      /* !RAS BANK 1                      */
  88.                                 /* TO PIN 56 OF 1 MEG AGNUS PLUG    */
  89.                                 /* AND PIN 3 OF RP3 ON TTMAP BOARD  */
  90.  
  91. Pin 19       = !CASU0    ;      /* !CASU BANK 0                     */
  92.                                 /* TO PIN 55 OF 1 MEG AGNUS PLUG    */
  93.  
  94. Pin 18       = !CASL0    ;      /* !CASL BANK 0                     */
  95.                                 /* TO PIN 54 OF 1 MEG AGNUS PLUG    */
  96.  
  97. Pin 17       = !CASU1    ;      /* !CASU BANK 1                     */
  98.                                 /* TO PIN 5 OF RP3 ON TTMAP BOARD   */
  99.  
  100. Pin 16       = !CASL1    ;      /* !CASL BANK 1                     */
  101.                                 /* TO PIN 7 OF RP3 ON TTMAP BOARD   */
  102.  
  103. Pin 15       = !RAMOE    ;      /* RAM OUTPUT ENABLE                */
  104.                                 /* TO PIN 9 OF RP3 ON TTMAP BOARD   */
  105.  
  106.  
  107. /********************************************************************/
  108. /************************  Logic Equations  *************************/
  109. /********************************************************************/
  110.  
  111.  
  112. RAS0 = !MA9 & RAS & !RAS1  /* DECODES RAS0 SIGNAL                   */
  113.      # RAS0 & RAS & !RAS1; /* HOLDS RAS0 UNTIL RAS CYCLE IS FINISHED*/
  114.                            /* DOES NOT ALLOW ACTIVATION DURING RAS1 */
  115.  
  116. RAS1 =  MA9 & RAS & !RAS0  /* DECODES RAS1 SIGNAL                   */
  117.      # RAS1 & RAS & !RAS0; /* HOLDS RAS1 UNTIL RAS CYCLE IS FINISHED*/
  118.                            /* DOES NOT ALLOW ACTIVATION DURING RAS0 */
  119.  
  120.  
  121.  
  122. CASU0 = !MA9 & CASU & !BLIT & CDAC & C3 /* DECODES CAS, 68000 CYCLE */
  123.       # !MA9 & CASU &  BLIT & CDAC & C3 /* DECODES CAS, CHIP CYCLE  */
  124.       # CASU0 & CASU ;                  /* HOLDS CASU0 UNTIL CASU   */
  125.                                         /*       CYCLE IS FINISHED  */
  126.  
  127. CASL0 = !MA9 & CASL & !BLIT & CDAC & C3 /* DECODES CAS, 68000 CYCLE */
  128.       # !MA9 & CASL &  BLIT & CDAC & C3 /* DECODES CAS, CHIP CYCLE  */
  129.       # CASL0 & CASL ;                  /* HOLDS CASL0 UNTIL CASL   */
  130.                                         /*       CYCLE IS FINISHED  */
  131.  
  132.  
  133. CASU1 = MA9 & CASU & !BLIT & CDAC & C3  /* DECODES CAS, 68000 CYCLE */
  134.       # MA9 & CASU &  BLIT & CDAC & C3  /* DECODES CAS, CHIP CYCLE  */
  135.       # CASU1 & CASU ;                  /* HOLDS CASU1 UNTIL CASU   */
  136.                                         /*       CYCLE IS FINISHED  */
  137.  
  138.  
  139. CASL1 = MA9 & CASL & !BLIT & CDAC & C3  /* DECODES CAS, 68000 CYCLE */
  140.       # MA9 & CASL &  BLIT & CDAC & C3  /* DECODES CAS, CHIP CYCLE  */
  141.       # CASL1 & CASL ;                  /* HOLDS CASL1 UNTIL CASL   */
  142.                                         /*       CYCLE IS FINISHED  */
  143.  
  144.  
  145.  
  146. !CLKOUT = 28MHZ & !XCLKEN               /* CLOCK MULTIPLEXER        */
  147.         # !XCLK & XCLKEN  ;             /*                          */
  148.  
  149. RAMOE = !WE                             /* RAM OUTPUT ENABLE        */
  150.       # IRAMOE & (CASU # CASL) ;        /* HOLDS RAMOE UNTIL CAS    */
  151.                                         /*       CYCLE IS FINISHED  */
  152.  
  153.